揭秘集成电路设计:数字集成电路的后端围攻之狮
因此，很多在校学生希望了解企业中ic相关工程师的具体工作内容、技能要求和发展前景，以增加就业竞争力。同时，很多已经拿到offer的IC新人也希望增加相关领域的知识储备，提前熟悉工作内容，提前做好职业规划。
为此，获得offer将在本文中详细揭示数字IC后端攻城狮的工作内容和强度，并为您提供在职前辈的职场经验和建议，希望对您有所帮助。
01数字IC后端围攻狮子
数字IC后端工程师是芯片微领域的架构师，负责将前端工程师的设计图纸转换成实际的电路结构，生成符合厂商要求的GDS文件。
02制作内容
包括但不限于:数字化物理设计、全面的网表编辑、路径地址解析协议流程的实现、在合理的时序约束下完成时序收敛、完成厂商的设计规则检查等物理设计需求。一般来说，数字集成电路的后端工程师会经常与模拟集成电路的前端设计师、制造商的技术人员以及封装测试的技术人员联系。在拓展方面，细分为以下几个方面:
安置
主要涉及性病细胞的访问。这一步基本上就是根据模块的分布对EDA工具进行优化，但是如果时序出现问题就需要一些人为的干预。
同ＣARPAL TUNNEL SYNDROME
时钟树(CTS)是驱动电路中的时序单元，一般使用平衡树(BTS)。然而，随着涉及频率的增加，现在一些具有深层逻辑的路径通常采用有用的偏斜技术。
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途径
也就是绕线，通常是在满足厂商设计规则的情况下，由EDA工具完成自动布局布线。随着技术的发展和成熟，EDA工具可以通过层层提升来优化关键时序路径，使用延迟更少的高层次金属来优化时序。
驻地协调员/STA/刚果民主共和国/LVS/正式
为了得到可以实际交付生产的文件，需要在给定的时序约束下迭代优化时序，执行检查设计规则、检查布局网表的一致性、检查优化后网表的功能一致性等多项任务。
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基础理论知识包括CMOS相关知识、半导体基本原理、数字电路设计知识等。
必要的工具包括EDA工具和脚本语言(如shell或python)中的workshop和UserGuide。
此外，为了建立自己优越的技术壁垒，我们需要进一步研究STA原理；了解不确定性/设置/暂停时序的相关知识；了解模拟射频IP的一些特殊要求，如PLL、传感器等。熟悉高速IO的设计、私室、密封测试要求；了解一些常用IP的典型功能设计程序或数据流，如ARM核、PCIE、DDR等。
为了区别于普通后端工程师，最好学习电源规划；深入地；知道如何在不同的测试模式下实现可测试性/覆盖率；了解如何筛选板材以降低密封和测试成本；熟悉如何从时序、功耗或其他方面提高芯片良率。
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主要看项目时间周期。基于数字IC后端的特点，通常在片流前夕工作强度最高，因为数字IC后端工程师的工作进度会严重影响版图和产品能否按时提交。
虽然大公司的流程相对完善，整体加载相对均衡，但是项目中的任何一个细节都会影响到整个流程，所以数字IC的后端往往逃不过任何一个环节出错造成的进度延迟。
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数字集成电路后端是一个高需求、高增长的行业。随着芯片行业的快速发展，生产规模越来越大，芯片集成的复杂程度越来越高，数字IC后端设计师的需求必然会上升，因此工作机会很多，非常容易跳槽。
一般来说，后端设计容易上手，难改进。因为后端设计涉及的流程更多，所以比前端设计更具有通用性。但想要独立，还是需要积累，适合深入，沿着技术专家的发展道路走下去。但如果你涉及设计、IP、封装、测试、技术，也可以转型PMO或者自己创业。
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资深建议
打好基础，注意积累理论知识，多实践，积极主动，多提问，多学习。